On-Chip-Speicher
Der Cell-Multi-Core-Chip verfügt insgesamt über 2,5 MB schnellen SRAM-Speicher. Der Power-Steuerkern besitzt einen 32 KB großen L1-Cache für Daten und Befehle sowie 512 KB L2-Cache. Daneben gibt es jeweils 256 KB lokalen Speicher für Daten und Instruktionen pro SPE.
Die lokalen Speicher jeder SPE sind nacheinander in den Adressraum der PPE – dem Power-Kern – gemappt, so dass die PPE direkt darauf zugreifen kann. Der Hauptspeicher in Form von schnellem XDR-DRAM (12,8 GB/s bei 3,2 GHz Taktfrequenz) wird über ein Dual-Rambus-Interface (XIO je 12,8 GB/s) an den Memory-Controller angebunden. Pro Kanal können acht unabhängige Speicherbänke mit je 256 MB adressiert werden. Off-Chip-Speicherzugriffe erfolgen in 64 Bit über den Memory-Flow-Controller (MFC) in Form einer DMA-Aktion, was einen theoretischen Zugriff auf 264 Byte ermöglichen würde, jedoch wird dies zurzeit nicht genutzt.
Der Zugriff auf den lokalen Speicher der SPEs erfolgt mit 32 Bit, womit also maximal 4 GB adressiert werden können. Über den MFC kann auch auf nicht eigenen lokalen Speicher zugegriffen werden. Es können für jede SPE 128 gleichzeitige Transaktionen zwischen Speicher und Prozessor stattfinden. Auf den L1- und L2-Cache sowie den lokalen Speicher der SPEs kann maximal mit 51,2 GB/s zugegriffen werden. Der Zugriff auf den Hauptspeicher erfolgt mit der halben Bandbreite - maximal 25,6 GB/s. Mit dieser Datenrate sind auch alle Komponenten an den internen Bus angebunden.
Der integrierte mit 5 GHz betriebene I/O-Controller bietet mit zwei schnellen Rambus-FlexIO-Schnittstellen eine maximale Datenrate von 25 GB/s in den Chip und 35 GB/s aus dem Chip heraus für I/O-Daten. Der I/O-Controller dient als so genanntes Broadband-Interface (BIF) zur Vernetzung der Cells untereinander in Mehrprozessorsystemen. Die I/O-Schnittstelle setzt sich aus sieben Sende- und fünf Empfangs-Rambus-RRAC-FlexIO-Links mit je 1 Byte zusammen. Diese Links können zu zwei logischen Interfaces mit programmierbarer Datenrate kombiniert werden.